關(guān)于混合電路PCB材質(zhì)選擇及布線注意事項

　　問：在當(dāng)今無線通信設(shè)備中，射頻部分往往采用小型化的室外單元結(jié)構(gòu)，而室外單元的射頻部分、中頻部分，以及對室外單元進(jìn)行監(jiān)控的低頻電路部分往往部署在同一PCB上。請問，對這樣的PCB布線在材質(zhì)上有何要求？如何防止射頻、中頻以及低頻電路互相之間的干擾？

　　答：混合電路設(shè)計是一個很大的問題，很難有一個完美的解決方案。一般射頻電路在系統(tǒng)中都作為一個獨立的單板進(jìn)行布局布線，甚至?xí)袑ｉT的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分布參數(shù)的影響，提高射頻系統(tǒng)的一致性。相對于一般的FR4材質(zhì)，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數(shù)比較小，傳輸線分布電容較小，阻抗高，信號傳輸時延小。

　　在混合電路設(shè)計中，雖然射頻，數(shù)字電路做在同一塊PCB上，但一般都分成射頻電路區(qū)和數(shù)字電路區(qū)，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。

　　關(guān)于輸入、輸出端接的方式與規(guī)則

　　問：現(xiàn)代高速PCB設(shè)計中，為了保證信號的完整性，常常需要對器件的輸入或輸出端進(jìn)行端接。請問端接的方式有哪些？采用端接的方式是由什么因素決定的？有什么規(guī)則？

　　答：端接（terminal），也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。匹配采用方式一般由BUFFER特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。數(shù)字電路最關(guān)鍵的是時序問題，加匹配的目的是改善信號質(zhì)量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質(zhì)量穩(wěn)定；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。

　　在處理布線密度時應(yīng)注意哪些問題？

　　問：在電路板尺寸固定的情況下，如果設(shè)計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時走線過細(xì)也使阻抗無法降低，請問在高速（》100MHz）高密度PCB設(shè)計中有哪些技巧？

　　答：在設(shè)計高速高密度PCB時，串?dāng)_（crosstalk interference）確實是要特別注意的，因為它對時序（timing）與信號完整性（signal integrity）有很大的影響。以下提供幾個注意的地方： 1.控制走線特性阻抗的連續(xù)與匹配。 2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。 3.選擇適當(dāng)?shù)亩私臃绞健?4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串?dāng)_比同層相鄰走線的情形還大。 5.利用盲埋孔（blind/buried via）來增加走線面積。但是PCB板的制作成本會增加。在實際執(zhí)行時確實很難達(dá)到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的影響。

　　關(guān)于PCB設(shè)計中的阻抗匹配問題

　　問：在高速PCB設(shè)計時為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設(shè)計時怎樣來考慮這個問題？另外關(guān)于IBIS模型，不知在那里能提供比較準(zhǔn)確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太準(zhǔn)確，很影響仿真的參考性。

　　答：在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系， 例如是走在表面層（microstrip）或內(nèi)層（stripline/double stripline），與參考層（電源層或地層）的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators（端接），如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。 IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 （亦可采用測量， 但限制較多），而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。

　　關(guān)于高速PCB設(shè)計中的EMC、EMI問題

　　問：在高速PCB設(shè)計時我們使用的軟件都只不過是對設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查，而設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則？怎樣設(shè)置規(guī)則？

　　答：一般EMI/EMC設(shè)計時需要同時考慮輻射（radiated）與傳導(dǎo)（conducted）兩個方面。 前者歸屬于頻率較高的部分（》30MHz）后者則是較低頻的部分（《30MHz）。 所以不能只注意高頻而忽略低頻的部分。 一個好的EMI/EMC設(shè)計必須一開始布局時就要考慮到器件的位置， PCB迭層的安排， 重要聯(lián)機(jī)的走法， 器件的選擇等， 如果這些沒有事前有較佳的安排， 事后解決則會事倍功半， 增加成本。 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器， 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射， 器件所推的信號之斜率（slew rate）盡量小以減低高頻成分， 選擇去耦合（decoupling/bypass）電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲。 另外， 注意高頻信號電流之回流路徑使其回路面積盡量小（也就是回路阻抗loop impedance盡量小）以減少輻射。 還可以用分割地層的方式以控制高頻噪聲的范圍。 最后， 適當(dāng)?shù)倪x擇PCB與外殼的接地點（chassis ground）。

　　關(guān)于高速差分信號的布線技巧

　　問：在PCB上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認(rèn)為這樣會增大信號的衰減，影響傳輸距離，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，哪一種效果會更好？我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？

　　答：會使高頻信號能量衰減的原因一是導(dǎo)體本身的電阻特性（conductor loss）， 包括集膚效應(yīng)（skin effect）， 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)（transmission line effect）時， 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗， 變的較小， 根據(jù)分壓原理（voltage divider）這會使信號源送到線上的電壓小一點。 至于， 因耦合而使信號衰減的理論分析我并沒有看過， 所以我無法評論。 對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗（differential impedance）的值， 此值是設(shè)計差分對的重要參數(shù)。 需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠(yuǎn)忽近， 差分阻抗就會不一致， 就會影響信號完整性（signal integrity）及時間延遲（timing delay）。 差分阻抗的計算是 2（Z11 - Z12）， 其中， Z11是走線本身的特性阻抗， Z12是兩條差分線間因為耦合而產(chǎn)生的阻抗， 與線距有關(guān)。 所以， 要設(shè)計差分阻抗為100歐姆時， 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少， 可用仿真軟件算出來。 接收端差分線對間的匹配電阻通常會加， 其值應(yīng)等于差分阻抗的值。 這樣信號品質(zhì)會好些。